当地时间2026年6月25日，科技巨头IBM正式公布了一项半导体技术重大突破，推出了全球首款小于1纳米（nm）的芯片技术，该技术采用革命性的晶体管架构，制程节点为0.7nm（即7埃米）。这一成就标志着半导体行业在传统芯片尺寸缩小方面取得里程碑式的突破。

据介绍，这款全新的0.7nm芯片可在指甲盖大小的面积上集成近1000亿个晶体管，晶体管密度约为IBM于2021年发布的2nm芯片的两倍。这得益于一系列结构与材料创新，包括IBM开创性的三维“纳米堆叠”（Nanostack）架构，该技术证明了即便芯片特征尺寸接近原子级别，性能和能效的持续提升仍是可能的。

根据已公布的技术结果显示，与IBM的2nm节点芯片相比，新芯片预计将带来最高50%的性能提升，或高达70%的能效改善，这将为生成式人工智能、云基础设施及下一代电子设备等应用提供强大算力支持。

IBM研究院院长、IBM院士杰伊·甘贝塔（Jay Gambetta）表示：“IBM的最新芯片突破是计算领域的一个里程碑时刻，它将技术从纳米时代推向了原子尺度。凭借我们全新的纳米堆叠架构，我们不只是在制造更小的晶体管，而是在重新发明芯片的构建方式，以实现更强大的性能和能效。这一业界首创的成果延续了IBM在下一代技术领域的领导传统，并为计算的下一个时代奠定了基础。”

纳米堆叠：芯片设计的行业突破

为制造这款芯片，IBM研究人员开发了一种全新的晶体管架构——“纳米堆叠”（nanostack），这是业界首个已知的基于纳米片的三维设计。纳米堆叠代表了当前业界领先架构——纳米片（nanosheet）技术的重大飞跃，而纳米片技术同样由IBM首创。

具体来说，纳米堆叠是以纳米片为构建模块，将两个完整的晶体管（一个NFET和一个PFET）在垂直方向上堆叠起来，这两个晶体管是在不同的晶圆上分别制造，然后通过超薄介质键合技术（键合氧化物厚度控制在30纳米以下，以最大限度减少垂直分离及其相关的电容损失）结合在一起，这与传统的单片式光刻和蚀刻工艺完全不同。这种“顺序集成（sequential integration）”的方式，是其实现突破的关键。同时，该设计允许在各堆叠层使用不同的材料组合，使每个晶体管的性能和功耗都能独立于其他晶体管进行优化。

IBM已通过CMOS集成中的超薄介质键合技术、双通道工程能力演示以及具备预期开关性能的功能性CMOS反相器操作，对纳米堆叠架构进行了实验验证。这些结果共同证实了纳米堆叠技术的可制造性及其对真实计算的支持。

此外，IBM研究人员在VLSI 2026研讨会上展示的最新研究表明，纳米堆叠架构可实现SRAM（静态随机存取存储器）40%的尺寸缩减，使芯片设计人员能够打造出效率更高的芯片，同时满足先进AI工作负载对高带宽数据的需求。

IBM研究院院长、IBM院士杰伊·甘贝塔强调，相比之下，从3nm到2nm节点的升级，SRAM缩放仅有微小的提升，因此最新的亚1nm制程的40%的SRAM尺寸缩放，是“十多年来行业最大的SRAM缩放进步”，这对AI工作负载的高带宽需求意义重大。

借助这一突破性结构，逻辑技术首次得以延伸到1nm节点以下，标志着半导体行业进入埃米级缩放时代，即芯片尺寸接近单个原子量级。尽管晶体管节点如今更多指代一代制造技术而非精确物理尺寸，IBM的0.7nm（即7埃米）技术证明了持续微缩仍是可行的。借助新的纳米堆叠架构，IBM的半导体路线图预计可实现至少十年的持续缩放。

基于数十年半导体创新领导地位

IBM表示，这项技术突破是该公司作为半导体研发领导者的最新例证。数十年来，从20世纪60年代的早期半导体到全球首款2nm节点芯片，IBM始终在开发驱动计算系统的芯片方面引领全球。IBM持续在硅、AI硬件、逻辑和量子处理器等前沿领域进行创新，为计算的未来发展提供动力。

IBM及其合作伙伴在位于纽约州奥尔巴尼的领先半导体研究设施中开展此项工作。该设施即将迎来一台高数值孔径极紫外（High NA EUV）光刻工具，这对于逻辑微缩的未来至关重要。该工具由ASML开发，可实现超精密的电路打印，支持制造更小、更强大的芯片。IBM与Lam Research Corp.、Tokyo Electron（TEL）和SCREEN Semiconductor Solutions, Ltd.等合作伙伴已共同开发新的High NA EUV工艺和工具，并已产出可运行的器件。

IBM最近还宣布计划成立Anderon——全球首家纯晶圆代工模式的量子代工厂。作为IBM旗下的独立公司，Anderon将利用IBM行业领先的量子计算和半导体专业知识，助力美国成为全球大部分量子晶圆的生产地。

IBM预计，纳米堆叠技术最早可在未来5年内于亚1nm节点实现首批应用并进入生产阶段。

编辑：芯智讯-浪客剑